Samsung áp dụng công nghệ xếp chồng 3D trên chip EUV 7nm

Samsung đã áp dụng thành công công nghệ xếp chồng 3D trên một con chip thử nghiệm được sản xuất bằng quy trình sản xuất chip cực tím (EUV) 7nm.

Cách bố trí của công nghệ xếp chồng 3D trên chip EUV 7nm mới từ Samsung

Theo ZDNet, được mệnh danh là khối lập phương mở rộng ( X-Cube), Samsung đã sử dụng công nghệ để xếp SRAM lên trên một khuôn logic. Điều này khác với phương pháp thông thường khi SRAM (dùng cho bộ nhớ đệm) được đặt trên cùng một mặt phẳng bên cạnh các chip logic như CPU và GPU. Samsung cho biết công nghệ này sẽ cho phép khách hàng thiết kế những con chip chiếm ít không gian hơn.

Samsung cũng sẽ áp dụng công nghệ TSV của mình, trong đó các dây dẫn cho lớp bộ nhớ và lớp logic được kết nối thông qua các lỗ nhỏ thay vì xung quanh bộ điều khiển để tăng tốc độ, tiêu thụ điện năng thấp hơn và cho phép các chip được đóng gói nhỏ gọn hơn. Theo Samsung, thiết kế gói siêu mỏng được cung cấp bởi các công nghệ này cũng cho phép các chip có đường dẫn tín hiệu ngắn hơn giữa các khuôn để tối đa hóa tốc độ truyền dữ liệu và hiệu quả năng lượng.

Công ty sẽ cung cấp phương pháp và quy trình thiết kế X-Cube cho khách hàng để họ có thể bắt đầu thiết kế chip 7nm và 5nm được sản xuất dựa trên quy trình EUV. Khách hàng cũng có thể sử dụng phòng thí nghiệm chế tạo của Samsung nhằm phát hiện lỗi nhanh hơn và giảm thời gian phát triển.

Samsung dự kiến sẽ giới thiệu công nghệ này tại hội nghị Hot Chips được tổ chức trong khoảng thời gian từ ngày 16 – 18.8 tới. Trước đó vào tháng 5, Samsung bắt đầu xây dựng một dây chuyền đúc EUV mới cho chip 5nm hoặc nhỏ hơn trước khi triển khai đầy đủ vào năm tới.